文档介绍：2021年基于FPGA的四人抢答器设计实验报告
2021年基于FPGA的四人抢答器设计实验报告
1 / 9
2021年基于FPGA的四人抢答器设计实验报告
南京铁道职业技术学院EDA技术及其应用试验汇报
实训课程: EDA技术及其应用
实训项目: 基于FPGA四人抢答器
指导老师: 于淑萍
姓名: 张秀梅
班级: 电子信息1101
学号: 19
12月21日星期五
2021年基于FPGA的四人抢答器设计实验报告
2021年基于FPGA的四人抢答器设计实验报告
2 / 9
2021年基于FPGA的四人抢答器设计实验报告
基于FPGA四人抢答器设计
顶层原理图:
四人抢答器工作原理:
＠功效要求:
1、 1）有多路抢答, 抢答台数为4;
2）含有抢答器开始后20秒倒计时, 20秒倒计时后五人抢答显示超时, 并报警;
3）能显示超前抢答台号并显示犯规报警;
2、 系统复位后进入抢答状态, 当有一路抢答按键按下, 该路抢答信号将其它各路抢答信号封锁, 同时铃声响起, 直至该路按键松下, 显示牌显示该路抢答台号。
2021年基于FPGA的四人抢答器设计实验报告
2021年基于FPGA的四人抢答器设计实验报告
4 / 9
2021年基于FPGA的四人抢答器设计实验报告
＠设计说明:
四人抢答器框图:
与门
显示
电路
与门
与门
与门
抢答保持电 路
抢状态答
倒计时电路
译码输出
K3
K4
K2
K1
反馈信号
停止信号
开始
四人抢答器框图
系统复位后, 反馈信号为高电平, 使K1,K2,K3,K4输入有效, 当抢答开始后, 在第一个人按键后, 保持电路输出低电平, 同时送显示电路, 让其保留按键台号并输出, 并反馈给抢答台, 使全部抢答台输入无效, 计时电路停止。当有些人在要求时间无人抢答时, 倒计时电路输出超时信号。当主持人开始未说完时, 有些人抢先按键时将显示犯规信号。
2021年基于FPGA的四人抢答器设计实验报告
2021年基于FPGA的四人抢答器设计实验报告
4 / 9
2021年基于FPGA的四人抢答器设计实验报告
三、 各功效模块语言源文件:
＠:
module cnt20(stop,start,reset,CLK,q,yellow,green,red);
input stop,start,reset,CLK;//定义四个输入, 开始、 停止、 复位、 时钟
output[7:0]q; //定义输出
output yellow,green,red;
wire yellow,green,red;
wire [7:0]q;//定义内部连线
integer tmp1,tmp2,CA;
always@(posedge CLK)begin//时序过程
if(reset)begin tmp1=0;tmp2=2;CA=0;end
else if(stop==0)begin
if(start)begin