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一、单项选择题〔30分，每题2分〕
1．以下关于适配描述错误的选项是B
A．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件
B．适配所选定的目标器件可以不属于原综合器指定的目标器件系列
C．适配完成后可以利用适配所产生的仿真文件作准确的时序仿真
D．通常，EDAL软件中的综合器可由专业的第三方EDA公司提供，而适配器那么需由FPGA/CPLD供给商提供
2．VHDL语言是一种构造化设计语言；一个设计实体〔电路模块〕包括实体及构造体两局部，构造体描述D。
A．器件外部特性 B．器件的综合约束
C．器件外部特性及内部功能 D．器件的内部功能
3．以下标识符中，B是不合法的标识符。
A．State0 B．9moon C．Not_Ack_0 D．signall
4．以下工具中属于FPGA/CPLD集成化开发工具的是D
A．ModelSim B．Synplify Pro
C．MATLAB D．QuartusII
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5．进程中的变量赋值语句，其变量更新是A。
A．立即完成 B．按顺序完成
C．在进程的最后完成 D．都不对
6．以下关于CASE语句描述中错误的选项是A
A．CASE语句执行中可以不必选中所列条件名的一条
B．除非所有条件句的选择值能完整覆盖CASE语句中表达式的取值，否那么最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>〞
C．CASE语句中的选择值只能出现一次
D． WHEN条件句中的选择值或标识符所代表的值必须在表达式的取值范围
7．以下哪个程序包是数字系统设计中最重要最常用的程序包B
A．STD_LOGIC_ARITH
B．STD_LOGIC_1164
C．STD_LOGIC_UNSIGNED
D．STD_LOGIC_SIGNED
8．基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→A→综合→适配→时序仿真→编程下载→硬件测试。
A．功能仿真 B．逻辑综合 C．配置 D．引脚锁定
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9．不完整的IF语句，其综合结果可实现D
A．三态控制电路 B．条件相或的逻辑电路
C．双向控制电路 D．时序逻辑电路
10．以下语句中，属于并行语句的是A
A．进程语句 B．IF语句 C．CASE语句 D．FOR语句
11．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，C是错误的。
A．综合就是将电路的高级语言转化成低级的，可及FPGA / CPLD的根本构造相映射的网表文件
B．综合可理解为，将软件描述及给定的硬件构造用电路网表文件表示的映射过程，并且这种映射关系不是唯一的
C．综合是纯软件的转换过程，及器件硬件构造无关
D．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束
12．CPLD的可编程是主要基于