文档介绍：1、什么是同步逻辑和异步逻辑,同步电路和异步电路的区别是什么? 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作,而异步电路不使用时钟脉冲做同步,其子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有下列优点-- 无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速,论文发表数以倍增,而 Intel Pentium 4处理器设计,也开始采用异步电路设计。 v异步电路主要是组合逻辑电路,用于产生地址译码器、FIFO或RAM的读写控制信号脉冲,其逻辑输出与任何时钟信号都没有关系,译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路,其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK,而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。 2、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求? 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用 oc门来实现(漏极或者集电极开路) , 由于不用 oc门可能使灌电流过大,而烧坏逻辑门,同时在输出端口应加一个上拉电阻。(线或则是下拉电阻) 3、什么是 Setup 和 Holdup 时间,setup 和 holdup 时间区别. Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个 T 就是建立时间-Setup time. 如不满足 setup time, 这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。如果 hold time 不够,数据同样不能被打入触发器。建立时间(Setup Time) 和保持时间( Hold time )。建立时间是指在时钟边沿前,数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话,那么 DFF 将不能正确地采样到数据,将会出现 stability 的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间,那么超过量就分别被称为建立时间裕量和保持时间裕量。 4、什么是竞争与冒险现象?怎样判断?如何消除? 在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法:一是添加布尔式的消去项, 二是在芯片外部加电容。 5、你知道那些常用逻辑电平? TTL S 电平可以直接互连吗? 常用逻辑电平: 12V , 5V , ; TTL 和 CMOS 不可以直接互连,由于 TTL 是在 - 之间,而 CMO S 则是有在 12V 的有在 5V 的。 CMOS 输出接到 TTL 是可以直接互连。 TTL 接到 CMOS 需要在输出端口加一上拉电阻接到 5V 或者 12V 。 cmos 的高低电平分别为:Vih>=,Vil<=;Voh>=,Vol<=. TTL 的为:Vih>=,Vil<=;Voh>=,Vol<=. 用 cmos 可直接驱动 ttl; 加上拉后,ttl可驱动 cmos. 6、如何解决亚稳态。亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。解决方法: 1降低系统时钟 2用反应更快的 FF 3引入同步机制,防止亚稳态传播 4改善时钟质量,用边沿变化快速的时钟信号关键是器件使用比较好的工艺和时钟周期的裕量要大。 7、 IC设计中同步复位与异步复位的区别。同步复位在时钟沿采复位信号,完成复位动作。异步复位不管时钟,只要复位信号满足条件,就完成复位动作。异步复位对复位信号要求比较高,不能有毛刺,如果其与时钟关系不确定,也可能出现亚稳态。 8、 MOORE 与 MEELEY 状态机的特征。 Moo re状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化. Mealy 状态机的输出不仅与当前状态值有关,而且与当前输入值有关,这 9、多时域设计中,如何处