文档介绍：.
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数字IC设计经典笔试题
戎王舵鹏程王福生袁波
摘要
本文搜集了近年来数字IC设计公司的经典笔试题目，容涵盖FPGA、VerilogHDL编程和IC设计根底知识。
Abstract
This article includ〕和触发器〔flip-flop〕区别.
电平敏感的存储器件称为锁存器。可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。
有穿插耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。
9：什么是时钟抖动.
时钟抖动是指芯片的*一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同的周期上可能加长或缩短。它是一个平均值为0的平均变量。
10：寄生效应在IC设计中怎样加以抑制和利用〔这是我的理解，原题好似是说，IC设计过
程中将寄生效应的怎样反响影响设计师的设计方案〕.
所谓寄生效应就是那些溜进你的PCB并在电路施破坏、令人头痛、原因不明的小故障。它们就是渗入高速电路中隐藏的寄生电容和寄生电感。其中包括由封装引脚和印制线过长形成的寄生电感；焊盘到地、焊盘到电源平面和焊盘到印制线之间形成的寄生电容；通孔之间的相互影响，以及许多其它可能的寄生效应。
理想状态下，导线是没有电阻，电容和电感的。而在实际中，导线用到了金属铜，它有一定的电阻率，如果导线足够长，积累的电阻也相当可观。两条平行的导线，如果互相之间有电压差异，就相当于形成了一个平行板电容器〔你想象一下〕。通电的导线周围会形成磁场〔特别是电流变化时〕，磁场会产生感生电场，会对电子的移动产生影响，可以说每条实际的导线包括元器件的管脚都会产生感生电动势，这也就是寄生电感。
在直流或者低频情况下，这种寄生效应看不太出来。而在交流特别是高频交流条件下，影响就非常巨大了。根据复阻抗公式，电容、电感会在交流情况下会对电流的移动产生巨大阻碍，也就可以折算成阻抗。这种寄生效应很难抑制，也难摸到。只能通过优化线路，尽量使用管脚短的SMT元器件来减少其影响，要完全消除是不可能的。
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11：什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现,由于不用oc门可能使灌电流过大,而烧坏逻辑门. 同时在输出端口应加一个上拉电阻。oc门就是集电极开路门。od门是漏极开路门。
12：什么是竞争与冒险现象?怎样判断?如何消除?
在组合电路中，*一输入变量经过不同途径传输后，到达电路中*一集合点的时间有先有后，这种现象称竞争；由于竞争而使电路输出发生瞬时错误的现象叫做冒险。〔也就是由于竞争产生的毛刺叫做冒险〕。
判断方法：代数法〔如果布尔式中有相反的信号则可能产生竞争和冒险现象〕；卡诺图：有两个相切的卡诺圈并且相切处没有被其他卡诺圈包围，就有可能出现竞争冒险；实验法：示波器观测；
解决方法：1：加滤波电容，消除毛刺的影响；2：加选通信号，避开毛刺；3：增加冗余项消除逻辑冒险。
门电路两个输入信号同时向相反的逻辑电平跳变称为竞争；
由于竞争而在电路的输出端可能产生尖峰脉冲的现象称为竞争冒险。
如果逻辑函数在一定条件下可以化简成Y=A+A’或Y=AA’则可以判断存在竞争冒险现象〔只是一个变量变化的情况〕。
消除方法，接入滤波电容，引入选通脉冲，增加冗余逻辑
13：你知道那些常用逻辑电平?TTL与S电平可以直接互连吗.
常用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL〔Emitter Coupled Logic〕、PECL〔Pseudo/Positive Emitter Coupled Logic〕、LVDS〔Low Voltage Differential Signaling〕、GTL〔Gunning Transceiver Logic〕、BTL〔Backplane Transceiver Logic〕、ETL〔enhanced transceiver logic〕、GTLP〔Gunning Transceiver Logic Plus〕；RS232、RS422、RS485〔12V，5V，〕；
也有一种答案是：常用逻辑电平：12V，5V，。
TTL和CMOS 不可以直接互连，由于TTL是在之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到 CMOS需要在输出端口加一上拉电阻接到5V或者12V。
用CMOS可直接驱动TTL;加上拉电阻后,TTL可驱动CMOS.
上拉电阻用途：
a、当TTL电路驱动S电路时，如果TTL电路输出的高电平低于S