文档介绍：数字逻辑实验报告
武汉理工大学
院 校：
计算机科学与技术学院
专 业：
计算机科
数字逻辑实验报告
武汉理工大学
院 校：
计算机科学与技术学院
专 业：
计算机科学与技术
学 生 姓 名：
王旭
班 级：
Y1606
学号 0121610870113
2017 年 月 日
点击Next。注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成
选择RTL Project一项，并勾选Do not specify sources at this time，为了跳过在新建工程的过程中添加设计源文件。
根据使用的FPGA开发平台，选择对应的FPGA目标器件。（在本手册中，以Xilinx大学计
划开发板 Digilent Basys3 为例，FPGA 采用 Artix-7 XC7A35T-1CPG236-C 的器件，即 Family 和 Subfamily 均为 Artix-7，封装形式（Package）为 CPG236，速度等级（Speed grade）为-1，温度等级（Temp Grade）为 C）。点击 Next。
确认相关信息与设计所用的的 FPGA 器件信息是否一致，一致请点击 Finish，不一致，请返回上一步修改。
得到如下的空白 Vivado 工程界面，完成空白工程新建。
设计文件输入：
点击 Flow Navigator 下的 Project Manager->Add Sources 或中间 Sources 中的对话框打开设计文件导入添加对话框。
选择第二项 Add or Create Design Sources，用来添加或新建 Verilog 源文件。
如果有现有的 V 文件，可以通过 Add Files 一项添加。在这里，我们要新建文件，所以选择 Create File 一项。
在 Create Source File 中输入 File Name，这里为 full_adder，点击 OK。注：名称中不可出现中文和空格。
新建的设计文件（此处为 ）即存在于 Sources 中的 Design Sources 中。打开该文件，输入相应的设计代码。
根据已知的电路图得到以下 verilog 代码：
module
full adder(inout x,input y,input z,
output s,output c,
);
wire w1, w2, w3;
xor(w1, x, y);
and(w2, x, y);
xor(s, w1, z);
and(w3, w1, z);
or(c, w3, w2);
endmodule
点击 Flow Navigator 中 Synthesis 中的 Run Synthesis，对工程进行综合
综合完成之后，选择 Open Synthesized Design，打开综合结果
在layout中选择IO planning一项。
在右下方的选项卡中切换到I/O ports一栏，并在对应的信号后，输入对应的FPGA管脚标号，c,s,x,y,z的管脚分别设为E19，U19，V16，V17和w16（也可根据下方的引脚分配图1自行选择）并指定I/O std 电压为“LVCMOS33
完成之后，点击左上方工具栏中的保存按钮，工程提示新建 XDC 文件或选择工程中已
有的 XDC 文件。点击 OK 完成约束过程。
工程实现
在 Flow Navigator 中点击 Program and Debug 下的 Generate Bitstream 选项，工程会自动完成综合、实现、Bit 文件生成过程，完成之后，可点击 Open Implemented Design
来查看工程实现结果。
将 basys3 板用 mini usb 线连上电脑， 打开 basys3 上的电源开关，在Flow Navigator中展开Hardware Manager，点击Open New Target）在Flow Navigator中