文档介绍：1 四位全加器的 VHDL/VerilogHDL 实现加法器的分类(一) 半加器能对两个 1 位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或: 只考虑两个一位二进制数的相加, 而不考虑来自低位进位数的运算电路, 称为半加器。图1 为半加器的方框图。图2 为半加器原理图。其中:A、B 分别为被加数与加数, 作为电路的输入端;S为两数相加产生的本位和, 它和两数相加产生的向高位的进位 C 一起作为电路的输出。根据二进制数相加的原则,得到半加器的真值表如表 1所列。信号输入信号输出 ABSC 0000 0110 1010 1101 表1半加器的真值表由真值表可分别写出和数 S,进位数 C的逻辑函数表达式为: (1) C=AB(2) 由此可见,式(1) 是一个异或逻辑关系,可用一个异或门来实现;式(2) 可用一个与门实现。仿真结果如图 3所示: 图3半加器仿真图 2 (二) 全加器除本位两个数相加外,还要加上从低位来的进位数,称为全加器。图 4为全加器的方框图。图 5 全加器原理图。被加数 A i 、加数 B i 从低位向本位进位 C i-1作为电路的输入,全加和 S i 与向高位的进位 C i 作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表 2中所列。信号输入端信号输出端 A iB iC iS iC i 00000 00110 01010 01101 10010 10101 11001 11111 表2全加器逻辑功能真值表多位全加器连接可以是逐位进位,也可以是超前进位。逐位进位也称串行进位,其逻辑电路简单,但速度也较低。五、加法器的 VHDL 实现(一) 半加器 VHDL 语言描述语句为: so<=a xor b; co<=a and b程序设计:library ieee; 3 use ; entity h_adder is port (a,b:in std_logic; so,co:out std_logic); ――定义输入、输出端口 end h_adder; architecture bhofh_adder is begin so<=a xor b;――“异或”运算 co<=a and b;――“与”运算 end bh; (二) 全加器 1位全加器可由两个半加器组成,在半加器的基础上,采用元件调用和例化语句, 将件连接起来,而实现全加器的 VHDL 编程和整体功能。全加器包含了两个半加器和一个或门。在此基础上可设计出四位全加器。六、四位全加器四位全加器 VHDL 程序代码如下: library ieee; use ; use ; entity add4 is port(cin:in std_logi