文档介绍：VHDL硬件描述语言(二)
VHDL硬件描述语言(二)
VHDL程序结构
VHDL的语言元素
VHDL的基本描述语句
VHDL结构体的三种描述方法
VHDL程序结构
VHDL程序基本结构
VHDL结构体的基本子结构
VHDL程序结构
VHDL程序基本结构
例1 一个2输入的与门的逻辑描述
LIBRARY ieee; --库说明语句
USE ; --程序包说明语句
ENTITY and2 IS
PORT(a,b : IN STD_LOGIC;
y : OUT STD_LOGIC);
END and2;
ARCHITECTURE and2x OF and2 IS
BEGIN
y<=a AND b;
END and2x;
实体部分
结构体部分
VHDL设计文件的
两个基本组成部分
实体
(Entity)
结构体
(Architecture)
配置
(Configuration)
包集合
(Package)
库
(Library)
一个完整的
VHDL程序
库用于存放已编译的实体、结构体、包集合和配置
VHDL程序基本结构
实体部分描述设计系统的外部接口信号(即输入/输出信号)
结构体用于描述
系统的内部电路
配置用于从库中选取所需元件安装到设计单元的实体中
包集合存放各设计模块能共享的数据类型、常数、子程序等
实体(ENTITY)
实体的一般格式为:
ENTITY 实体名 IS
[类属参数说明];
[端口说明];
END;
ENTITY、IS、END是VHDL的关键字(保留字)。
实体中的每一个I/O信号被称为端口,其功能对应于电路图符号的一个引脚。端口说明则是对一个实体的一组端口的定义,即对基本设计实体与外部接口的描述。端口是设计实体和外部环境动态通信的通道。
a
y
and2
b
类属参数说明是可选部分。如果需要,可使用以“GENERIC”语句来指定该设计单元的类属参数(如延时、功耗等)。
实体名、端口名等均应为符合VHDL命名规则的标识符。
端口说明的一般格式为:
PORT(端口名{,端口名}:端口模式数据类型;
端口名{,端口名}:端口模式数据类型);
端口模式用来说明数据传输通过该端口的方向。端口模式有以下几类:
IN(输入):仅允许数据流进入端口。主要用于时钟输入、控制输入、单向数据输入。
OUT(输出):仅允许数据流由实体内部流出端口。该模式通常用于终端计数一类的输出,不能用于反馈。
BUFFER(缓冲):该模式允许数据流出该实体和作为内部反馈时用,但不允许作为双向端口使用。
INOUT(双向):可以允许数据流入或流出该实体。该模式也允许用于内部反馈。
如果端口模式没有指定,则该端口处于缺省模式为:IN 。
数据类型原则上可以是任何标准的数据类型和用户自定义类型。
PORT (a,b : IN STD_LOGIC;
y : OUT STD_LOGIC);
in
in
in
out
out
buffer
inout
mode
mode
模式及其信号源
类属参数说明的格式为:
GENERIC(参数名:参数类型:=初始值);
例2:加入类属说明的2输入的与门的逻辑描述
ENTITY and2 IS
GENERIC (m:TIME:=1ns);
PORT(a,b : IN STD_LOGIC;
y : OUT STD_LOGIC);
END and2;
ARCHITECTURE and2x OF and2 IS
SIGNAL u: BIT;
BEGIN
u<=a AND b;
y<=u after(m) when u=’1’ else u after(m) ;
END and2x;
例3: 四位加法器实体说明程序
ENTITY add4 IS
PORT(a, b: IN STD_LOGIC_VECTOR(3 downto 0);
Ci: IN STD_LOGIC;
Sum: OUT STD_LOGIC_VECTOR(3 downto 0);
Co: OUT STD_LOGIC);
END add4;
由实体说明画出四位加法器add4的电路图如下所示。
add4
a[3..0]
b[3..0]
Sum[3..0]
Ci
Co