文档介绍：教程实例：
DSP最小系统
教程内容：
利用Capture CIS进行原理图设计
利用Cadence PCB Editor布局布线
光绘文件（Artwork）制作，生成Gerber文件
1mil=
一 原理图
放大I 缩小O
图纸右下角标注：Design Template
1、创建新工程文件 库文件
2、参考datasheet在库文件中添加新元件：
Place pin（画管脚编辑属性，power型 visible）、Place pin array（管脚阵列）
全部元件在Spreadsheet表中编辑（全选右键单击edit properties）
可以在新建元件时选New Part Creation Spreadsheet通过表格创建多引脚元件
常用选项：Option-part properties / package properties
画不规则元件：Preference中取消Pointer snap to Grid，随意划线，画完再改回去
分裂原件：homogeneous（完全相同）、heterogeneous（多个功能模块不同） 以NE5532为例
Tools-Annotate：给元件编号
原理图中多个heterogeneous分裂原件的分组问题：库文件中选中分裂原件，在part properties中新建new property（name如package不可为group，value为组号123等），分裂原件的多个部分都要执行上一操作；打开原理图，双击分裂原件在property editor中将package属性设置为相同则为同一组分裂原件；要给之编号还需在annotate菜单physical packaging栏中将最后一项改为上文中name名
大型元件的分割：参考《cadence电路设计案例精析》P18
在工程中添加元件库（自建库、系统库） 电容电阻电感变压在discrete库中
不知道元件在哪个库可以搜索
放置元件place part
元件的连接：直接连、用网络别名连接（在同一原理图页面中place net alias，名称相同表示电气上连接在一起）
引脚悬空（末端连Place no connect）
最好不要在放置元件时就把元件连在一起
总线：功能类似的信号
总线连接：Place-Bus 默认直角拐弯
按住shift拉任意转方向画总线
命名net alias（规则：XX[起始：结束]） 拖到总线上
连接管脚与总线：place bus entry、按F4连续放置总线入口、信号线（与总线名一致）
总线之间的连接：T型交叉有电气连接 十字无实际电气连接
不同页面之间的连接：place off-page connect 实际上与同一页面连接时net alias相似
浏览BROWSE-元件parts（容易发现元件编号和大小错误）、网络Nets（双击看某一网络与哪些部分连接）、
页面之间进行互联的网络：Browse-off page connectors、电气检查中的错误查看DRC
搜索Find元件parts、网络nets、Netlist
修改元件库后更新元件：rep