文档介绍：EDA期末试卷
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一、填空题（本大题共10小题，每空1分，共20分）
一般把EDA技术的发展分为MOS时代、CMOS时代和ASIC 三个阶段。
EDA设计流程包括设计输入、设计实现、实际设计检EDA期末试卷
本大题得分
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一、填空题（本大题共10小题，每空1分，共20分）
一般把EDA技术的发展分为MOS时代、CMOS时代和ASIC 三个阶段。
EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四
个步骤。
EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。
时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系
仿真,因此又称为功能仿真 O
VHDL的数据对象包括变量、常量和信号 ,它们是用来存放各种类型
数据的容器。
图形文件设计结束后一定要通过仿真 ,检查设计文件是否正确。
以EDA方式设计实现的电路设计文件，最终可以编程下载到FPGA 和CPLD 芯片中，完成硬件设计和验证。
MAX+PLUS的文本文件类型是（后缀名）.VHD 。
在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设
计建立一个工程目录（即文件夹）。
VHDL源程序的文件名应与实体名相同，否则无法通过编译。
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二、选择题：（本大题共5小题，每小题3分，共15分）。
在EDAI具中，能完成在目标系统器件上布局布线软件称为（C ）

在执行MAX+PLUS II的（D ）命令，可以精确分析设计电路输入与输出波形间的延时量。
A .Create default symbol B. Simulator
C. Compiler Analyzer
VHDL常用的库是（A ）
A. IEEE C. WORK D. PACKAGE
下面既是并行语句又是串行语句的是（C ）
...ELSE语句
在VHDL中，用语句（D ）表示clock的下降沿。
A. clock'EVENT B. clock5 EVENT AND clock=T
C. clock='0' D. clock'EVENT AND clock='0'
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三、名词解释题：（本大题共3题，每小题3分，共计9分）
EDA: 电子设计自动化
VHDL和FPGA:超高速硬件描述语言现场可编程门阵列

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四、分析题：（本大题共3小题，第1小题8分，第2小题10分，第3题9分，共计27分。）本题彳导分
(8分)分析下面的VHDL的源程序，说明设计电路的功能。 library ieee;
use ;
use ;
entity testl is
port( elk: in std_logic;
j,k:in std_logic;
q,qn:ou