文档介绍：精品范文模板 可修改删除 免责声明：图文来源于网络搜集，版权归原作者所以 若侵犯了您的合法权益，请作者与本上传人联系，我们将及时更正删除。 撰写人：___________日 期：___________ 权益，请作者与本上传人联系，我们将及时更正删除。 19 进程中的信号赋值语句，其信号更新是___C____。 A. 按顺序完成； B. 比变量更快完成； C. 在进程的最后完成； D. 都不对。 20． VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。B A. 器件外部特性； B. 器件的内部功能； C. 器件的综合约束； D. 器件外部特性与内部功能。 21． 不完整的IF语句，其综合结果可实现________。A A. 时序逻辑电路 B. 组合逻辑电路 C. 双向电路 D. 三态控制电路 22． 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_________。B ①流水线设计 ②资源共享 ③逻辑优化 ④串行化 ⑤寄存器配平 ⑥关键路径法 A. ①③⑤ B. ②③④ C. ②⑤⑥ D. ①④⑥ 精品范文模板 可修改删除
免责声明：图文来源于网络搜集，版权归原作者所以 若侵犯了您的合法权益，请作者与本上传人联系，我们将及时更正删除。 23 下列标识符中，__________是不合法的标识符。B A. State0 B. 9moon C. Not_Ack_0 D. signall 24 关于VHDL中的数字，请找出以下数字中最大的一个：__________。A A. 2#1111_1110# B. 8#276# C. 10#170# D. 16#E#E1 25．下列EDA软件中，哪一个不具有逻辑综合功能：________。B A. Max+Plus II B. ModelSim C. Quartus II D. Synplify 精品范文模板 可修改删除
免责声明：图文来源于网络搜集，版权归原作者所以 若侵犯了您的合法权益，请作者与本上传人联系，我们将及时更正删除。 18．元件例化          1. LPM 参数可定制宏模块库 2. RTL 寄存器传输级 3. UART 串口（通用异步收发器） 4. ISP 在系统编程 5. IEEE 电子电气工程师协会 6. ASIC 专用集成电路 7. LAB 逻辑阵列块 四、VHDL程序填空：（10分） LIBRARY IEEE; -- 8位分频器程序设计 USE ; USE ; ENTITY PULSE IS PORT ( CLK : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR (7 DOWNTO 0); FOUT : OUT STD_LOGIC ); END; ARCHITECTURE one OF PULSE IS SIGNAL FULL : STD_LOGIC; BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLK’EVENT AND CLK = ‘1’ THEN IF CNT8 = "11111111" THEN CNT8 := D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8 FULL <= '1'; --同时使溢出标志信号FULL输出为高电平 ELSE CNT8 := CNT8 + 1; --否则继续作加1计数 FULL <= '0'; --且输出溢出标志信号FULL为低电平 END IF; END IF; END PROCESS P_REG; P_DIV: PROCESS(FULL) VARIABLE CNT2 : ST