文档介绍：{品质管理品质知识}
以太网信号质量问
题之收发器驱动偏
置电阻的处理
以太网信号质量问题之收发器驱动偏置电阻的处
理
一前言
对于系统设计人员来说，模数混合电路中最困难的地方在于模拟部分的设
计，其中最具代表性的证明了之前的判断，信号的幅度是满
足要求的，但信号的上升下降时间与其他的方案相比确实大了（此方案的信号上升下降时间在 ~ 区间，虽然满足标准中要求的 3~5nS。但
根据系统容差设计原则，芯片设计人员通常会将 SlewRate 调整在 4nS 左右，
确保上下区间调整地最大容限。）。如何改进需要信号的发送接收回路进
行一个系统的分析了。通过对网口技术指标的量测分析，目前最主要的问
题在于信号的边沿比较缓，并且存在不单调的问题，最可能的原因是传输
回路容性负载过大以及驱动不足。可以从这两个方面入手解决。
1）信号差分线对及阻抗匹配，网口的差分走线的阻抗控制和耦合处理我司
在 Layout 这一块的应该已经很成熟了，而且此款方案采用芯片内部匹配网
络，没有外部匹配元件。所以暂不进行这一块的分析。
2）传输变压器，工程师将一款测试通过的产品的 Transformer 与当前单板
的 Transformer 进行互换后测试结果一致，眼图测试依然不通过。（请注
意这里并没有对变压器进行变比以及差损，回损等技术指标的测试）
3）收发器驱动偏置电阻，也就是我们经常会看到的 RDAC,也有叫 RSET 或其
他的。这是原厂为开发人员提供的设定收发器驱动电流大小的硬配置节点，
可以根据实际的单板设计和元件参数进行调整以实现对于标准的拟合。这
是对信号波形影响最大的部分，在不对设计进行大的变动的情况下，通过
调整驱动电流的大小可以用最小的变动来实现我们对于信号波形的调整。
在查看产品 PCB 的同时我们还发现了另一个问题，RDAC 电阻并没有放置在
输入 PIN 附近，而是放到了远端的 USB 部分，之间的走线长达 4000MIL。从
事过 PHY 设计的工程师都知道，对于驱动偏置电阻的处理，应该最大限度
的接近输入 PIN，并保证地的干净，原厂的 LayoutGuide 也会进行重点说明。
这也许不是造成输出信号边沿过缓的直接原因，但肯定会影响到信号波形
的稳定性和单调性。是需要慎重处理的。
图 4RDAC 走线连接图
收发器驱动偏置机理分析：
系统设计人员都知道，以太网收发器的输出采用的是差分电流驱动，从收
发器驱动偏置原理框图，见图 5，可以进一步展开分析，收发器驱动电流可
以通过带隙电压源与外部设定基准的比较来设定。收发器驱动电流（I_driv
er）是从内部带隙和外部基准镜像过来。U1RDAC/Bandgap 组成了一个简单
的比较控制环路实现基准单位电流的设定，例如带隙基准电压设定为 Vbg=1.
24V，RDAC 取值为。这时通过比较器 U1 以及 MOS 管 Q3 反馈环路是确
保稳定 1mA（I_bias）的基准电流。而 Q1Current_Source 组成了比例镜像
电流源。可以通过设计保证 I_driver=N*I_bias，N 是设定的比例镜像因子。
我们假定为