文档介绍：Verilog编码规范
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描述
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目录
1 命名规范 6
2 代码编写规范 8
版面 8
编写代码规范 8
3 电路设计规则 17
时钟 17
复位 17
避免LATCH 18
避免组合反馈 18
赋值语句 18
case语句和if-then-else语句 19
状态机 19
异步逻辑 21
4 模块划分 21
5 提高可移植性的编码风格 21
采用参数化设计 21
采用独立于工具平台和工艺库的设计 22
尽量使用已经得到验证的IP 22
6 其他一些设计建议 23
7 附件 25
8 参考文档: 30
基本原则:简单,一致,可重用。
简单指尽量使用简单的语句,尽量使用简单的设计,尽量使用简单的时钟,尽量使用简单的复位。
一致指尽量保持代码风格一致,尽量保持命名一致。
可重用指有成熟的IP尽量使用IP,设计的代码要尽量可重用。
命名规范
给信号命名就像给孩子取名字一样,有区别,有根源,有深度,还有一点,要简单,别冗长。
有区别指取名字不要一样,假如大家只有一个手机号码,那这个号码还能有什么用处?
有根源指取名字要能象姓氏一样,让人一看就直到是张家的后代而不是李家的。
有深度就是取名字要有涵义,张一,张二,张三虽然也是名字,但是请考虑一下被取名字人的感受。
简单点,几十个字母长的名字,打字的和看字的都累。
大小写规则:只有parameter,`define和module名称才能享受大写。
Module 名应与文件名保持一致(文件名是小写),假如不想在设计后面遇到麻烦的话。
不要尝试使用任何保留字,因为他们已经被保留了。
不要重复使用同样的名字去命名不同的数据。
(建议)对module名加”_LVx”的后缀,增强module名称的结构层次含义
如:设计顶层为TOP LEVEL,即LEVEL1,命名为QTRxxxx_LV1;
时钟模块,IO_PAD,CORE,为LEVEL2,命名为CLK_PROC_LV2等等;
CORE内子模块为LEVEL3,然后以此类推。
对于来自同一驱动源的所有时钟信号使用相同的名字。
对于低电平有效的信号,应该以_n结尾。
模块间相连端口名称要一致。
(建议)使用下表所列的命名缩写方式。
全称
名称
clock
Clk
reset
rst
clear
clr
address
addr
data_in
din
data_out
dout
interrupt request
int
read enable
rden
write enable
wren
count
cnt
全称
名称
request
req
control
ctrl
arbiter
arb
pointer
ptr
segment
seg
memory
mem
register
reg
(建议)使用下列后缀命名方式
全称
添加后缀
active low
_n
enable
_en
select
_sel
flag
_flg
delay
_dly
信号命名的两个词之间用下划线间隔,t_ctrl等等
信号命名尽量不要使用孤立的、小写的英文字母L
代码编写规范
版面
语句独立成行,增加可读性和可维护性。
行的长度
保持每行小于或等于72个字符。因为有的终端或打印机每行不能超过80个字符。规定72个字符是为了留出边空,提高可读性。还有一个原因是为象vi这样的编辑器留有显示行号的地方。
用回车来分割超过72个字符的行,并且在下一行用缩进来表示该行是前一行的继续。
缩进。
用缩进来提高续行和嵌套循环的可读性。
缩进采用4个空格。
避免使用TAB键。不同的编辑器或用户环境使得TAB的位置差别很大,造成缩进的混乱。有一些工具可以将TAB替换成空格。
(建议)使用注释
使用注释来解释端口、信号、信号组、always块、函数等。注释应该放在它所描述的代码的附近。注释应该简明扼要,并足够说明问题。避免注释杂乱。显而易见的功能不用加注释。注释关键是说明设计意图。
编写代码规范
在源文件中要有文件头
在源文件、script文件的开始应包含一个文件头。文件头至少应包含下列信息:文件名、作者、模块的功能描述和关键特征的列表、文件产