文档介绍：+ModelsimSE-+Cyclone【【】为必须填写。姓名学号】实验目的:熟悉VHDL触发器的设计;了解FPGA基本结构中的触发器。熟悉VHDLtestbench(测试平台/测试激励)的设计;熟练掌握AlteraFPGA的开发环境、设计步骤和流程。实验形式:边做实验边写实验报告,实验完成后即提交实验报告。【描述实验中的设计】用IF语句设计D触发器,实现带复位功能的D触发器。【实验中设计实现的HDL代码】libraryieee;;entityexp1isport(R:instd_logic;clk:instd_logic;D:instd_logic;Q:outstd_logic;Q0:outstd_logic);endexp1;architecturearch_exp1ofexp1is signala:std_logic;beginprocess(clk,R)begin if(clk'eventandclk='1')then if(R='0')then a<='0'; else a<=D; endif; endif; endprocess; Q<=a;Q0<=nota;endarch_exp1;【实验中用于仿真的HDLtestbench代码】libraryieee;;entityexp1_tbisendexp1_tb;ponentexp1isport(R:instd_logic;clk:instd_logic;D:instd_logic;Q:outstd_logic;Q0:outstd_logic);ponent;signalR,clk,D,Q,Q0:std_logic;beginu_tb:exp1portmap(R=>R,clk=>clk,D=>D,Q=>Q,Q0=>Q0); process begin R<='0'; D<='0'; waitfor10ns; R<='0'; D<='1'; waitfor10ns; R<='1'; D<='0'; waitfor10ns; R<='1'; D<='1'; waitfor10ns; R<='1'; D<='0'; wait; endprocess; clk_stimulus:processbegin clk<='0'; waitfor4ns; clk<='1'; waitfor4ns;endprocessclk_stimulus;endarch_Etb;【实验中设计的功能仿真结果及分析】功能仿真结果分析:从上图中的仿真结果可以看出,0ns~20ns输入R为低电平’0’,4ns时,clk遇到上升沿,电路复位;20ns以后输入R为高电平’1’;30ns~40ns,输入D为高电平‘1’,36ns时,clk为上升沿,输出Q置为D即高电平‘1’,输出Q0置为D的非即低电平‘0’。功能仿真结果正好验证了我们设计的带复位功能的D触发器是正确的。【实验中设计的时序仿真结果及分析】(注意建立时间和保持时间)时序仿真结果分析:从上图中的仿真结果可以看出,0ns~20ns输入R为低电平’0’,4ns时,clk遇到上升沿,