文档介绍：D触发器设计实验报告
实验目的
(1) 的软件开启一个 Spartan3E的项目.
(2)撰写一个简单的Schematic原理图,利用语法检查器(Syntax Check)来修
正语法的错误
(3)产生测试模板(Test Bench) 来辅助你的设计.
(4)加入系统所需的Constraints 文件.(UCF file)
(5).
(6) 文件到FPGA.
实验器材
软件
文件
文件
USB下载线
Adept软件
开发板Basys2
实验内容
用电平异步时序逻辑电路,实现下降沿的D触发器(无空翻).需要一个复位信号
RESET,和一个置位信号RET,均为低电平有效.
典型输入时间图如下:
X2(CP)
X1(D)
1
5
6
7
6
5
8
5
4
3
1
7
6
5
4
3
1
2
Z(Q)
接线:
输入信号:
D-------- 接板子上SW0(FPGA内部“p11”);;
CP-------接FPGA内部“B8”(50MHz);
RESET-----接板上Btn0(FPGA内部“g12”);
SET----- 接板上Btn3(FPGA内部“a7”);
输出信号:
Q---------接板子上灯ld0(FPGA内部“m5”);
Q(非)----接板子上灯ld7(FPGA内部“g1”);
实验过程
建立原始流程表按照输入信号的变化进行时间的划分,由题意可
知设立8中不同状态,见上图
画出原始流程表:
注:X2为CP,X1为D,Z为Q
状态
激励状态及输出
X2X1
00
01
11
10
1
①/0
2/0
D/d
3/0
2
1/0
②/0
4/0
d/d
3
1/0
d/d
4/0
③/0
4
d/d
5/d
④/0
3/0
5
8/1
⑤/1
6/1
D/d
6
d/d
5/1
⑥/1
7/1
7
1/d
d/d
6/1
⑦/1
8
⑧/1
5/1
d/d
7/1
化简流程表:
2
Y
3
Y
Y
4
2,5
2,5
Y
5
N
N
N
N
6
N
N
N
N
Y
7
N
N
N
N
Y
N
8
N
N
N
N
Y
Y
N
1
2
3
4
5
6
7
画出状态合并图:
2
1
8
3
7
4
5
6
选择最小闭覆盖{(231)(4)(568)(7)}并且用ABCD分别表示:
画出状态相邻图;
0 1
Y2
A
D
C
B
Y1
0
1
A
D
B
C
状态编码设二次状态用y2y1表示,用00,01,11,10分别表示A,B,C,D四种状态,最简二进制流程表如图;
二次状态
Y2Y1
激励函数/Y2Y1和输出Z
X2X1=00
X2X1=01
X2X1=11
X2X1=10
00
00/0
00/0
01/0
00/0
01
Dd/