d触发器设计实验报告.doc

文档介绍：. D 触发器设计实验报告一、实验目的(1)利用 ISE1 的软件开启一个 Spartan3 E的项目. (2) 撰写一个简单的 Schematic 原理图,利用语法检查器(Syntax Check) 来修正语法的错误(3) 产生测试模板(Test Bench )来辅助你的设计. (4) 加入系统所需的 Constraints 文件.(UCF file) (5) 完成整个设计流程. 并产生 D .bit 文件。(6)利用 Adept 软件来烧录 D .bit 文件到 FPGA. 二、实验器材 ISE1 软件 D .V 文件 D .UCF 文件 USB 下载线 Adept 软件开发板 Basys2 三、实验内容用电平异步时序逻辑电路,实现下降沿的 D 触发器( 无空翻). 需要一个复位信号 RESET, 和一个置位信号 RET, : X2(CP) X1(D) Z(Q) 接线: 输入信号: D-------- 接板子上 SW0 ( FPGA 内部“ p11 ”); ; CP------- 接 FPGA 内部“ B8 ”(50MHz); RESET----- 接板上 B tn0 ( FPGA 内部“ g12 ”); SET----- 接板上 B tn3 ( FPGA 内部“ a7”); 输出信号: Q--------- 接板子上灯 ld0 ( FPGA 内部“ m5 ”); Q (非) ---- 接板子上灯 ld7 ( FPGA 内部“ g1”); 四、实验过程建立原始流程表按照输入信号的变化进行时间的划分,由题意可知设立 8中不同状态,见上图 2 6 1 571 63 4 31 67 55 845 . 画出原始流程表: 注: X2为 CP, X1为D,Z为Q 状态激励状态及输出 X2X1 00 01 11 10 1①/0 2/0 D/d 3/0 2 1/0 ②/0 4/0 d/d 31 /0 d/d 4/0 ③/0 4 d/d 5/d ④/0 3/0 5 8/1 ⑤/1 6/1 D/d 6 d/d 5/1 ⑥/1 7/1 7 1/d d/d 6/1 ⑦/1 8⑧/1 5/1 d/d 7/1 化简流程表: 2Y3YY 4 2,5 2,5 Y 5NNNN 6NNNNY 7NNNNYN 8NNNNYYN 1234567 画出状态合并图: 123 8745 6. Y2 Y10101 Y2Y1 X2X1 Y2Y1 X2X1 选择最小闭覆盖{( 231 )( 4)( 568 )( 7) }并且用 ABCD 分别表示: 画出状态相邻图;ADBC 状态编码设二次状态用 y2y1 表示,用 00,01,11,10 分别表示 A,B,C,D 四种状态,最简二进制流程表如图; 二次状态 Y2Y1 激励函数/Y2Y1 和输出 Z X2X1=00 X2X1=01 X2X1=11 X2X1=10 00 00/0 00/0 01/0 00/0 01 Dd/d 11/d 01/0 00/0 11 11/1 11/1 11/1 10/1 10 00/d dd/d 11/1 10/1 画出卡诺图并求出激励函数和输出函数; Y2 ; 00 01 11 10 000000 01d100 111111 100d11 Y2= 1 2 2 2