文档介绍：上海交通大学
硕士学位论文
一种全差分高速锁相环电路的设计与实现
姓名:肖轶
申请学位级别:硕士
专业:微电子学与固体电子学
指导教师:戴庆元
20070101
上海交通大学硕士学位论文

一种全差分高速锁相环集成电路的设计与实现

摘要

锁相环是模拟及数模混合电路中的基本并非常重要的一个模
块,是一个能够跟踪输入信号相位和频率,并输出锁定相位、低抖
动的其它频率信号的系统。在系统应用中,它往往是提供完整解决
方法的一个强有力的技术手段。但是锁相环的设计过程,涉及到信
号与系统、集成电子学、版图、半导体工艺和测试等方面,难度比
较大。因此,对锁相环进行较深入的研究,,
并完善 IP 库,为系统设计提供单元模块,是非常有必要的。
本文分析了锁相环的基本原理、环路传输特性、噪声性能,并
讨论了离散时间模型下的环路噪声特性及环路带宽的优化方法。同
时,给出了锁相环各组成单元模块的设计考虑及电路结构的比较。
针对数模混合电路的特点,综合了考虑速度、功耗、面积等方
面的因素,设计的电路结构可满足高速、低抖动的要求。本课题所设
计的锁相环路适应高频工作环境,电路结构采用当前的主流结构—
数模混合结构的电荷泵锁相环。环路中的鉴相器是数字鉴频鉴相器
IV
摘要上海交通大学硕士学位论文
结构,没有反馈回路,提高了工作频率,并且缓解了传统鉴频鉴相
器中死区的产生。电荷泵结构也作了一定的改进,使得电荷注入、
电荷分享等寄生效应得到了最大程度上的减缓。压控振荡器采用环
路振荡器结构,易于集成而且功耗低。采用了源极耦合差分对(SCL)
结构作为延时单元的压控振荡器具有良好的线性度、较宽的线性范
围以及高的工作频率。分频器采用源极耦合 SCL 逻辑,可以工作在
GHz 数量级的频率下。
本设计采用 TSMC µm CMOS 工艺模型,电源电压为。
压控振荡器工作在 2 GHz 时,频偏为 1MHz 的相位噪声为-
,功耗为。

关键词:锁相环,相位噪声,压控振荡器,分频器

V
摘要上海交通大学硕士学位论文

Design and Implementation of a Low-Jitter
and High Speed Phase Locked-Loop

ABSTRACT

Phase-Locked Loops(PLL) is a fundamental and very important
building block in analog and mixed-signal integrated circuits.
Phase-locked system can track the input signal phase and frequency,
output phase-locked and low fitter other frequency signals. In most
system application, PLLs server as a powerful technical course to afford
perfect resolve method. But PLLs design process involves much theory
and application base, such as signal and system, integrated electronics,
layout, semiconductor technology, measurement etc. So, it's very
necessary to deeply research the principle of phase-locked system,
capture the design and analysis method, set up IP library and afford
ready design block for system.
In this thesis, the PLL loop transfer characteristic and noise
performance is analyzed, and the noise characteristic and bandwidth
optimize method are also discussed under di