EDA技术与VHDL 选择题.doc

文档介绍：一、VHDL基本结构
一个项目的输入输出端口是定义在
实体中

描述项目逻辑功能的是


关键字ARCHITECTURE定义的是


4. VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库:
A. IEEE 库
C. STD 库
库
D. WORK工作库
VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部 分，结构体描述是
器件外部特性；
器件的内部功能；
器件的综合约束；
器件外部特性与内部功能。
在VHDL中，库可以包含一个或多个

一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为
设计输入
Q为输出信号，但内部设计会用到其反馈信号，其正确的端口说明是：
Q： IN BIT； B. Q： OUT BIT； C. Q： INOUT BIT； D. Q： BUFFER BIT；
VHDL语言程序结构的特点是把一个设计实体分成
外部和内部

VHDL设计文件的实体说明部分描述的是


：

下列选项中，哪些项在VHDL程序设计文件中属于可选部分
库和实体 、程序包和配置
关于VHDL中实体说明的格式，以下叙述不正确的是
实体说明以“ENTITY实体名IS”开头，以“END实体名”结束
实体说明中包含类属表和端口说明两部分
端口说明中只需要规定端口的模式即可
实体名一定要与设计文件同名
在VHDL的实体说明中，端口名表的作用是
列出所有输入端口的名称
列出所有输出端口的名称
说明实体输入、输出端口的信号类型及端口模式
只定义输入、输出端口的数目
在VHDL中，为了使已声明的数据类型、子程序、元件能被其他设计实体调用或共享,
可以把它们汇集在 中。
设计实体
在包含多个结构体的VHDL程序中，必须使用 来选择用于综合和仿真的结构体。
A. If 语句 B. Case 语句 C. Configuration 语句 D. While 语句
在VHDL的端口声明语句中，用 声明端口为双向方向
A. IN B. OUT C. INOUT D. BUFFER
类属说明的正确格式是：
A. GENERIC(delay:TIME=20us); B. GENERIC(delay:TIME:=20us);
C. GENERIC(delay TIME=20us); D. GENERIC(delay=TIME:=20us):
VHDL的设计实体可以被高层次的系统 ，成为系统的一部分

VHDL常用的库是()标准库
A. IEEE B. STD C. WORK D. PACKAGE
VHDL的实体声明部分用来指定设计单元的

以下关于VHDL中的程序包，说法错误的是
、常量和用户数据类型，供多个设计实体共享
用户只能使用VHDL预定义的标准程序包，不能由用户自己定义程序包
程序包由程序包声明单元和程序包体单元两部分构成
在实体中引用一个程序包的格式为：；
在VHDL中，为了使已声明的数据类型、子程序、元件能被其他设计实体调用或共享, 可以把它们汇集在 中。

如果信号a定义为标准逻辑矢量，要使a<=a+l;语句合法，则需要打开下面哪些程序 包
① std_logic_1164 ② std_logic_unsigned (3) std_logic_arith ④
std_logic_signed
A.①和② B.②和③ C.①和③ D.②和③
二、VHDL基本语法
(-)标识符
1987标准的VHDL语言对大小写是


2.
关于1987标准的VHDL语言中,
对标识符描述正确的是

可以使用汉字开头
可以使用数字